量子纠错编码对超导量子处理器的错误抑制机制与实时解码控制

量子计算面临一个根本性矛盾：量子比特越能执行复杂计算，越容易受环境噪声干扰。一个典型的超导量子比特在执行一次双比特门操作时，物理错误率约为 0.1%——听起来很低，但在一次包含 10 亿次门操作的实用量子算法中，这意味着几乎每个计算周期都会产生错误。经典计算机通过简单冗余（三个比特存一份，投票决定正确值）解决错误，但量子力学的基本定理——不可克隆定理——禁止复制任意量子态。量子纠错因此成为量子计算从实验室走向工业应用的唯一技术通道。

2024 年末至 2026 年中，量子纠错领域经历了从"证明可行"到"工程可控"的质变。谷歌在 2024 年 12 月用"垂柳"处理器首次将表面码推入纠错阈值以下；中国科学技术大学潘建伟团队在 2025 年 12 月以"祖冲之 3.2 号"实现码距 7 的表面码、错误抑制因子 1.4 的里程碑；Riverlane 与 Rigetti 在 2026 年 6 月展示 9.6 微秒实时低延迟解码。三项成果共同标志着一个共识：量子纠错已从理论问题变为工程问题。

量子错误的物理起源

量子比特的错误不是抽象的数学概率，而是有明确的物理来源。对于一个超导量子比特——本质上是一个由约瑟夫森结和电容构成的非线性电感电容谐振电路——错误来自四个层面。

退相干是最主要来源。量子比特与环境（电磁场、材料缺陷、热激发）的耦合导致叠加态逐渐丧失相位信息。超导量子比特的典型退相干时间 T₂（横向弛豫时间）在 2026 年最优水平约为 100-300 微秒；T₁（纵向弛豫时间，即能量弛豫）略长，约 200-500 微秒。每微秒约发生 0.01-0.1 次错误。"祖冲之三号"处理器实测 T₁ 达 72 微秒、T₂ 达 58 微秒，已达国际第一梯队水平。

门操作误差来自微波控制脉冲的不精确。实现一个单比特门需要约 20 纳秒、保真度约 99.90%（祖冲之三号实测）；双比特门需要约 50-200 纳秒、保真度约 99.62%（祖冲之三号实测）。误差来源包括脉冲幅度失配、频率漂移、相邻比特串扰，以及更高能级的非计算态泄漏。潘建伟团队的"全微波量子态泄漏抑制架构"针对最后一个问题——通过微波脉冲序列主动将泄漏到更高能级的量子态拉回计算子空间。

测量误差发生在读数量子比特状态时。超导量子比特通过色散读出将比特状态映射到谐振腔的相位响应上，该过程需要约 200-800 纳秒，保真度约 98-99.5%。当码距增加到 7 以上时，单次测量误差对逻辑错误率的贡献开始超过物理门误差。

相关噪声是最棘手的问题。环境扰动（温度波动、电磁干扰、宇宙射线）不是独立作用于每个比特，而是在空间和时间上呈相关性。2025 年的一项研究发现，超导处理器上约 15-30% 的并发多比特错误可归因于这种空间相关噪声，这对纠错码的设计提出了比独立噪声模型更严格的约束。

纠错码的数学骨架

量子纠错的核心操作可以拆解为三步：编码——将 1 个逻辑量子比特映射到 N 个物理量子比特的纠缠态上；症候提取——周期性测量一组"稳定子"算子以检测错误而不坍缩逻辑信息；解码——根据症候推断物理错误发生的位置和类型，并施加相应的纠正操作。

稳定子是理解纠错码的钥匙。一个稳定子码定义一群相互对易的泡利算子乘积，这些算子的共同本征态构成编码子空间。测量稳定子等价于问：“逻辑信息出界了吗？”——如果所有稳定子测量结果（症候）为 +1，说明没有错误发生；某个稳定子翻转为 -1，说明某个物理比特出了错。关键在于：稳定子测量只问"错误发生在哪里"，不碰逻辑信息本身。

以斯泰恩 [[7,1,3]] 码为例：用 7 个物理比特保护 1 个逻辑比特，可以纠正任意单比特错误。它基于经典 [7,4,3] 汉明码的结构，通过 6 个稳定子（3 个 X 型、3 个 Z 型）定位错误。但这种小码的编码率（1/7）和纠错能力（码距 3 意味着最多纠正 1 个错误）远不能满足实用需求。

表面码：从二维网格到指数级错误抑制

表面码是当前工程化程度最高的量子纠错方案，也是谷歌和潘建伟团队突破的共同技术载体。它属于拓扑稳定子码家族，将物理量子比特排列在二维方格上，数据比特和测量比特（也叫辅助比特）交替排布。

一个码距为 d 的旋转表面码需要 d² + (d-1)² 个物理量子比特。例如，d=3 需要 13 个物理比特，d=7 需要 85 个。纠错能力随码距增加呈指数级提升——d=7 的表面码可以纠正最多 3 个任意错误。但表面码的物理比特开销以码距平方关系增长，这是其最大的扩展性瓶颈。

表面码的核心优势在于几何局域性：所有稳定子都是最近邻相互作用（4 个相邻数据比特），不需要长程耦合。这一特性使得它天然适配超导量子芯片的二维网格布线和离子阱系统的线性链结构。表面码的理论纠错阈值约为 1%——只要物理错误率低于 1%，增加码距就能指数级降低逻辑错误率。

表面码的两种稳定子测量——X 型（在四个数据比特的顶点检测相位翻转）和 Z 型（在四个数据比特的面板上检测比特翻转）——形成两种交错的二维晶格。错误链在这两种晶格上表现为成对出现的症候激发点（任意子），解码等同于在晶格上寻找配对症候的最短路径。

2024-2026：三大里程碑

谷歌"垂柳"：首次突破阈值（2024 年 12 月）

谷歌量子人工智能团队在 2024 年 12 月 9 日发表在《自然》上的论文《低于表面码阈值的量子纠错》，基于 105 比特的"垂柳"超导处理器，系统性地测试了码距 3、5、7 的表面码。核心结论是：逻辑错误率随码距增加而指数下降，系统已工作在纠错阈值之下。谷歌使用了一种基于直流脉冲的量子态泄漏抑制方法，通过精确控制比特的频率偏置来减少非计算态泄漏。

这是人类首次在实验上确认：增大量子纠错码的码距确实变得更有用——而不是引入更多噪声。在此之前，虽然原理预测了阈值行为，但实验中增加码距往往因为额外的门操作和测量引入的噪声超过纠错收益，导致逻辑错误率不降反升。

祖冲之 3.2 号：全微波路径的追赶与超越（2025 年 12 月）

2025 年 12 月 22 日，潘建伟、朱晓波、彭承志、陈福升团队在《物理评论快报》发表了基于 107 比特"祖冲之 3.2 号"超导处理器的纠错成果。团队在码距为 7 的表面码上实测到逻辑错误率随码距增加而显著下降，错误抑制因子 Λ = 1.4——这一数值定义了逻辑错误率对码距的指数衰减指数。每增加单位码距，逻辑错误率乘以 1/Λ。

更关键的是技术路线的创新。"全微波量子态泄漏抑制架构"不同于谷歌的直流脉冲方案，而是通过微波脉冲序列实现对量子态泄漏的主动抑制和回收。该方法的可扩展性优于直流方案——不需要为每个比特额外布线或增加控制电子设备，只需在微波脉冲波形中加入校正项。中科大团队已经在规划将码距扩展到 9 和 11，目标是将错误抑制因子提升到 2.0 以上。

从时间线看，中科大的量子纠错研究在 2022 年首次实现了码距 3 的表面码验证，2025 年 3 月发布"祖冲之三号"105 比特处理器，到 12 月实现码距 7 的阈值突破，年均提升约 2 个码距。按此速率，码距 11（需约 221 个物理比特）可能在 2026 年底实现。

实时解码：从微秒到亚微秒（2026 年 3-6 月）

如果说阈值突破解决了"纠错对吗"的问题，实时解码解决的是"纠错够快吗"的问题。量子纠错的一个隐藏瓶颈是数据堆积——如果解码速度跟不上症候产生的速度，未纠正的错误会在系统内累积，最终导致逻辑信息失效。

Riverlane、Rigetti 等团队在 2026 年 6 月 1 日发表于《自然通讯》的成果，在超导量子处理器上首次实现了完整解码响应时间低于 9.6 微秒、单次解码平均时间不到 1 微秒的实时可扩展解码器。这打破了传统解码器微秒到毫秒级的延迟瓶颈，使得症候提取和解码可以在量子比特的相干时间内完成。

解码器的核心算法是 Riverlane 自研的"碰撞聚类"算法。该算法将症候激发点视为图的节点，通过快速合并相邻激发点的"簇"来配对错误，时间复杂度近似线性。相比联合查找算法，碰撞聚类在硬件资源配置上更轻量，适宜在 FPGA（现场可编程门阵列）上固化。实验采用 Rigetti 公司的 Ankaa-2 超导处理器——84 个超导量子比特、149 个可调超导耦合器，研究团队从中选取 8 个比特构造一套小型表面码稳定性实验，连续完成 25 轮纠错共近 10 万次，取得稳定的统计结果。

性能上，5 轮解码平均每轮解码用时 0.44 微秒；最多 25 轮解码用时 0.79 微秒。该时间已快于超导量子设备生成纠错数据的速度——解码速度能跟上数据生成速度，积压不复存在。逻辑错误率方面，从 5 轮至 25 轮解码，逻辑错误概率从 28.1% 降到 20.5%，绝对值偏高但呈下降趋势。在一次 9 轮解码中，从最后一轮测量结束到执行条件门用时 9.6 微秒，其中解码过程 6.5 微秒，其余为控制系统通信与电路逻辑延迟。

横向对比，谷歌在 2024 年的"垂柳"工作中虽实现了实时解码，但延迟为几十微秒量级，且需要将测量数据经以太网传送至外部中央处理器解码器。Rigetti 的改进在于把解码器与控制系统集成在同一硬件平台，消除了各控制设备间通信带来的额外开销。当前 FPGA 时钟频率运行在 156 兆赫兹，研究团队计划将其提升至 400 兆赫兹以上，预期解码速度再翻一倍。

更激进的是印度公司 QpiAI 在 2026 年 3 月发布的基于专用硬件（FPGA/ASIC）的量子纠错解码平台，将纠错延迟进一步压缩至约 1.5 微秒。硬件解码器绕过了通用中央处理器的指令流水线开销，直接通过定制逻辑门电路实现解码算法（如联合查找算法和最小权重完美匹配算法），延迟降低约一个数量级。

同时，英伟达在 2026 年 4 月推出开源量子人工智能模型家族——“伊辛”，将其应用于量子比特校准与纠错解码。伊辛解码器针对色码解码任务，在码距 31、物理错误率 0.3% 条件下，相比此前最优的 Chromobius 解码器将逻辑错误率降低了 347.7 倍，同时将校准周期从数天压缩至数小时。

纠错码的路线竞争

表面码虽然成熟度最高，但并非唯一的选择。2025-2026 年，多条技术路线在纠错码层面展开了激烈的效率竞争。

玻色子码与猫量子比特

亚马逊云服务量子计算中心在 2026 年推出的 Ocelot（豹猫）芯片，代表了玻色子纠错码路线的首次可扩展实现。其核心是"猫量子比特"——利用超导谐振腔中相干态叠加编码信息。猫量子比特的天然优势是比特翻转错误率随谐振腔光子数增加呈指数级下降，Ocelot 芯片实现了比特翻转时间接近 1 秒（相位翻转时间 20 微秒）的超导量子比特性能。该架构将比特翻转抑制（物理层面完成）与相位翻转纠正（通过重复码完成）分离，大幅降低了整体纠错开销。

传统表面码需要约 1000 个物理比特来编码 1 个逻辑比特，玻色子码路线有望将这一比例降低到 10:1 甚至更低。

低密度奇偶检验码

2026 年 1 月，逻辑比特科技核心成员参与的联合科研团队在《自然物理》上发表论文，全球首次在超导处理器上实现了双变量自行车码——一种高编码率的量子低密度奇偶检验码的实验演示。量子低密度奇偶检验码的特点是每个稳定子只涉及常数个物理比特（而非像表面码那样随码距增长），编码率可以接近常数而非表面码的渐近零。

浙江大学团队同期在 32 比特"昆仑"超导处理器上验证了码距 4 的双变量自行车码和码距 3 的打孔双变量自行车码，所需物理比特仅为同距离表面码的约 25%。实验测得每个逻辑比特每周期逻辑错误率为 8.91%（4 逻辑比特编码）和 7.77%（6 逻辑比特编码）。虽然当前逻辑错误率还很高，但这条路线指向了一个根本优势：物理比特利用效率的数量级提升。

杠铃码

2026 年 6 月，芬兰/德国公司 IQM 推出了一款命名为"杠铃码"的新型纠错码架构。其设计灵感是将两个表面码的端点通过长程耦合器桥接起来——形似杠铃——在不显著增加物理比特数量的前提下大幅提升码距。IQM 宣称杠铃码的纠错效率相比同等物理比特数量的标准表面码提升了约 1000 倍，但这一数字尚待独立实验验证。

拓扑量子比特

微软在 2025 年发布的 Majorana 1 芯片代表了一条完全不同的范式：不是用纠错码来保护易出错的比特，而是直接在物理层面实现拓扑保护的量子比特。基于马约拉纳零模的拓扑量子比特，量子信息存储在非局域的拓扑自由度中，天然免疫于局域噪声。

微软宣称 Majorana 1 验证了单芯片扩展至百万量子比特的可行性。如果这一路线成功，它将在架构层面大幅降低对纠错码的依赖——拓扑保护本身提供了第一层物理保护，纠错码只需要补充覆盖残余错误。

各硬件平台上的纠错进展

超导量子比特

超导路线在纠错里程碑上保持领先，已完成码距 7 的表面码阈值突破。但其面临的挑战包括：二维网格布线随比特数增加而急剧复杂化；毫开尔文级制冷环境的有限空间和冷却功率限制了比特密度；量子态泄漏在更高码距下成为越来越突出的系统性问题。

离子阱量子比特

Quantinuum 在 2025 年成功运行了 50 个逻辑量子比特。离子阱的全连接性（任意两个离子之间都能执行双比特门）使其在实现复杂纠错码（如量子低密度奇偶检验码所需的非局域稳定子）时具有超导系统不具备的优势。微软与原子计算公司联合实现了 24 个逻辑量子比特的纠缠。离子阱的缺点是门操作速度较慢（双比特门约 10-100 微秒，是超导的 100-1000 倍），这使得实时解码的时钟压力相对较小，但整体计算速度也相应受限。

光量子比特

荷兰 QuiX Quantum 在 2026 年 4 月宣布在光子量子计算机中首次实现了低于阈值的错误缓解技术——光子蒸馏门——在 20 模式可编程光子处理器上实现光子不可区分性错误的 2.2 倍降低，考虑门诱导噪声后净错误减少 1.2 倍。光量子计算的优势在于室温运行（不需要稀释制冷机）和天然的低噪声光纤互连能力，但光子损耗（特别是在门操作中的线性光学损耗）是实现容错纠错的主要障碍。

中性原子量子比特

Infleqtion 的 Sqale 平台在 2024-2025 年间展示了使用 [[4,2,2]] 编码在 1600 个物理量子比特阵列上的纠错操作。中性原子的核心优势是：真空环境中的长相干时间（可达秒级）、光学镊子实现的可重构阵列结构、以及成熟的原子物理实验技术。编码效率 50% 检测但不纠正单比特错误，其价值在于快速验证纠错协议而非实现完全容错。

解码器：从算法到硅片

解码器是量子纠错工程化中最容易被低估的组件。它将症候（一串 ±1 测量值）映射到错误位置和类型的推断，本质上是一个推断问题：在噪声信道上给定观测，求最可能的错误配置。

解码算法的演进

联合查找算法是当前最主流的实时解码算法。它将症候激发点视为图的节点，通过逐步合并相邻激发点的"簇"来配对错误。算法的时间复杂度接近线性，非常适配延迟敏感的实时场景。但其解码精度略低于最优解码器，在低物理错误率（<0.1%）时性能差距约为 5-15%。

最小权重完美匹配算法提供更高精度但更高的计算复杂度。它将解码转化为在症候激发点之间求解最小代价完美匹配——经典的 Blossom 算法（时间复杂度 N³）的并行化版本（Correlated Parallel Blossom）可以将延迟降低到可接受范围。耶鲁大学的 micro-blossom 项目已在现场可编程门阵列上实现了该算法的硬件加速版本。

神经网络解码器代表了第三条路线。谷歌使用强化学习训练的神经网络解码器"AlphaQubit"在特定错误模型下接近理论最优。英伟达伊辛将变换器架构应用于纠错解码，利用注意力机制捕捉错误模式中的长程相关性，在处理色码（比表面码结构更复杂）时展现出决策性优势——色码码距 31 时，逻辑错误率相比 Chromobius 降低 347.7 倍。

下表汇总四类解码算法的核心指标对比：

硬件解码的必要性

软件解码器在通用中央处理器上运行面临两个根本限制：延迟和功耗。以码距 11 的表面码为例，每个症候提取周期产生约 240 个症候比特，需要在上百纳秒内完成解码——而现代中央处理器的单次内存访问延迟约为 50-100 纳秒。这意味着软件解码器的一个内存访问周期就已经消耗了整个解码预算。

QpiAI 的 1.5 微秒硬件解码器通过将联合查找算法固化到 FPGA 逻辑中，消除了指令解码、缓存未命中、操作系统调度等所有软件开销。未来的专用集成电路实现可以进一步将延迟压缩到亚 100 纳秒级别——与超导量子比特的门操作时间处于同一数量级。

Rigetti 团队展示的 9.6 微秒完整响应时间选择了"立即解码"策略——在症候提取完成后的第一个可用窗口就输出纠正指令。FPGA 时钟频率当前 156 兆赫兹，未来提升至 400 兆赫兹后解码速度再翻一倍。

实时解码还涉及一个"向前看"的工程权衡：是在当前症候周期内解码，还是在下一个周期开始后才解码？前者需要亚周期延迟，后者容忍更高延迟但允许错误累积。

解码延迟与门速度的赛跑

1.5 微秒的解码延迟在离子阱平台（双比特门 10-100 微秒）上从容不迫，在超导平台（双比特门 50 纳秒）上却相当于 30 个双比特门的时间窗口。每增加一个码距，症候比特数量增加约 2 倍，解码时间至少增加 2-4 倍。如果门操作速度继续提升（当前趋势是每年约 20-30%），解码器将永远是瓶颈。

下表对比三种代表性硬件平台对实时解码的压力：

产业化拐点

量子纠错的工程进展直接推动了量子计算产业化的时间表。2026 年第一季度，国内量子计算赛道融资额达 33 亿元人民币，已超越 2025 年全年总量。全球量子计算市场规模在 2026 年正式站上 20 亿美元关口，以 31.6% 的复合年增长率向 2034 年的 183 亿美元迈进。投中嘉川 CVSource 数据显示，量子计算头部企业密集完成大额融资并加速首次公开募股进程，A 股"量子计算第一股"的角逐进入倒计时。

逻辑比特科技在 2026 年 7 月发布的超导量子计算云平台首次对外提供重复码和纠错码线路的在线运行能力——研究人员可以在真实量子硬件上测试自己的纠错算法，而不必依赖模拟器或拥有自己的量子实验室。这一基础设施层面的变化标志着量子纠错从"论文里的证明"向"可调用的工具"的转型。

产业界已经形成了一个明确的分工：芯片制造商（谷歌、国际商业机器公司、中科大、逻辑比特）专注于提高物理比特数量和质量；纠错基础设施公司（Riverlane、QpiAI）专注于解码器和纠错控制软件；云计算平台（亚马逊云服务、阿里云）提供量子-经典混合计算接入；而英伟达这类跨界玩家则试图用量子人工智能模型同时解决校准和纠错两大瓶颈。

未解决的问题

尽管 2024-2026 年的进展令人印象深刻，通往实用容错量子计算的道路上仍有几块硬骨头。

物理比特质量与数量的剪刀差。 每增加 1 个码距，需要的物理比特数以码距平方关系增长，但每个新增比特的制造工艺一致性、相干时间均匀性、门保真度一致性都会下降。目前最优超导处理器的比特产率约为 95-98%——在 100 比特级别这意味着 2-5 个比特无法正常工作。当扩展到 1000 比特时，即使 98% 的产率也意味着 20 个缺陷比特，这对表面码的规则网格结构构成严重的拓扑缺陷。

制冷极限。 每个超导量子比特和控制线都会引入热负荷。当前稀释制冷机在 10 毫开尔文基温下的冷却功率约为 10-100 微瓦。粗略估算，每个超导比特的静态功耗约为 10-50 纳瓦，加上控制线的导热漏热，1000 比特系统的总热负荷将逼近制冷极限。量子纠错所需的辅助比特使功耗进一步增加 50-100%。

逻辑门保真度。 纠错码保护的是逻辑量子态的存储，但量子计算需要的是逻辑门操作。在表面码编码的逻辑比特上执行一个逻辑受控非门需要数百个物理门操作和多次症候测量——累积的物理错误使逻辑门的保真度远低于错误纠正后的存储保真度。当前最优的逻辑门保真度约 99.0-99.5%，距离实用量子算法所需的 99.99% 以上仍有数量级差距。

解码延迟与门速度的赛跑。 1.5 微秒的解码延迟在离子阱平台上从容不迫，在超导平台上却相当于 30 个双比特门的时间窗口。每增加一个码距，症候比特数量增加约 2 倍，解码时间至少增加 2-4 倍。如果门操作速度继续提升（当前趋势是每年约 20-30%），解码器将永远是瓶颈。

跨平台纠错标准的缺失。 不同硬件平台（超导、离子阱、光量子、中性原子、拓扑）采用不同的纠错码方案和性能指标，缺乏统一的基准测试框架来比较"苹果和橙子"的纠错性能。逻辑错误率、物理-逻辑比特比、解码延迟、门保真度——这些指标之间如何权衡以产生一个单一的"纠错效率"分数，业界尚未达成共识。

下一步的技术路线图

基于当前进展，量子纠错在 2026-2028 年的技术路线图大致清晰。

短期（2026 年底-2027 年）：码距扩展到 11-13。 潘建伟团队已明确规划将码距从 7 扩展到 9 和 11。码距 11 需要约 221 个物理比特，在当前的比特质量和产率下属于工程可达范围。如果错误抑制因子保持 1.4 以上，码距 11 的逻辑错误率将比码距 7 低约 0.26 倍——即逻辑错误率再降低约 4 倍。

中期（2027-2028 年）：多逻辑比特纠缠与逻辑门。 在码距扩展到 11 以上后，下一个目标是实现 2-4 个逻辑比特之间的纠缠和受控逻辑门操作，验证纠错下的通用量子计算——而不仅是纠错下的存储。这将首次完成量子纠错全流程的闭环验证：编码→存储→运算→测量→解码。

长期（2028-2030 年）：工程化容错量子处理器。 目标是在一个处理器上同时运行 100 个以上逻辑量子比特，逻辑门保真度达到 99.9% 以上。这需要物理比特数量达到 1 万-10 万量级，意味着量子芯片的设计、制造、封装、测试、控制电子学和制冷系统都需要一次代际升级。各技术路线之间的差异将在这个阶段得到市场的检验——最终可能只有一个或两个平台在工程经济性上胜出。

量子纠错不是一个可以"一蹴而就"的技术节点，而是一个持续迭代的工程斜坡。2024 年底的阈值突破和 2025-2026 年的实时解码进展，共同确认了这条斜坡的通航性。剩下的问题是速度——以及谁先跑到坡顶。

附录：纠错码性能对比

各主流纠错码方案在物理比特开销、纠错阈值和工程成熟度三个维度上呈现清晰的梯度分布。

表面码以约 1% 的理论阈值为上限，是唯一完成码距 7 阈值突破实验验证的方案。每逻辑比特的物理比特需求随码距平方增长，在 d=7 时约 85 个、d=11 时约 221 个、d=31 时约 1922 个。工程成熟度：最高，已在超导和离子阱平台上实现多轮纠错循环。

玻色子码（猫量子比特）利用谐振腔光子态编码，比特翻转保护在物理层面完成，理论比特翻转时间可达秒级。每逻辑比特的物理开销取决于谐振腔数量，目前亚马逊 Ocelot 芯片在单芯片上集成了 5 个猫量子比特和相关的纠错组件。工程成熟度：中等，刚完成首个可扩展原型，尚缺多轮纠错循环的完整演示。

量子低密度奇偶检验码（双变量自行车码等）的编码率可以接近常数——码距增加时每逻辑比特的物理比特数渐进常数而非随码距平方增长。码距 4 时约 8 物理比特/逻辑比特，码距 8 时约 16，码距 16 时约 32——相比同距离表面码节省 4-10 倍物理比特。工程成熟度：早期，2026 年 1 月完成首次实验演示，逻辑错误率仍在 7-9% 每周期，尚未达到实用阈值。

杠铃码的理论设计旨在用标准表面码约 1/1000 的比特数量实现相同的码距。由于缺乏独立的实验验证和同行审议论文，该方案目前应视为预印本级别的技术方向，置信度较低。

从性能-成熟度权衡的角度看，表面码在 2026-2028 年的工程窗口期内仍将占据主导地位。量子低密度奇偶检验码如果能在 2027 年前将逻辑错误率降低到 1% 以下，有望在 2028-2030 年实现方案切换。玻色子码的独特优势（硬件级比特翻转保护）可能使其在特定场景（极低温、高保真存储）中成为与表面码互补的组件，而非竞争者。